AI 반도체 패키지 대형화… PLP와 유리기판 상용화 속도 낸다

그로쓰리서치가 29일 반도체 산업 보고서를 통해 AI 반도체 패키지 면적이 빠르게 확대되면서 패널 레벨 패키징(PLP)이 차세대 첨단 패키징 기술로 주목받고 있다고 밝혔다.

기존 300㎜ 원형 웨이퍼 공정은 면적 손실과 원가 부담이 크다. 이에 사각형 패널을 활용해 여러 반도체를 동시에 패키징하는 PLP 공정과 대형 패키지의 휨·미세 배선 문제를 보완하는 유리기판 기술이 함께 발전하고 있다.

보고서에 따르면 전공정 미세화가 2나노, 1.4나노 수준까지 진행되면서 개발 비용이 급증했다. 5나노 공정 칩 개발비는 약 5억 4,220만 달러에 이른다. 특히 AI 가속기(엔비디아 호퍼·블랙웰·루빈 등)는 고대역폭메모리(HBM)와의 결합으로 패키징 의존도가 높아졌다. 300㎜ 웨이퍼 기준 패키지 생산 수는 호퍼 30개에서 블랙웰 16개, 루빈 6개로 감소할 것으로 예상된다.

글로벌 반도체 기업들은 이러한 문제를 해결하기 위해 510×510㎜ 또는 600×600㎜ 크기의 사각형 패널을 사용하는 PLP 공정을 확대하고 있다. 2027~2028년 양산을 목표로 설비 투자가 구체화되고 있다.

600×600㎜ 패널은 동일 수율 기준으로 패키지당 비용을 약 50% 줄이고 생산량을 약 450% 늘릴 수 있다. 유기기판과 실리콘 인터포저의 열팽창·휨 문제를 해결하기 위해 표면이 평탄한 유리기판 적용 기술도 본격 도입될 전망이다.

한용희 그로쓰리서치 연구원은 “최근 첨단 패키지 인터포저 면적이 레티클 면적의 5.5배까지 확대됐으며, 향후 40배 수준까지 커질 가능성도 있다”며 “PLP는 원형 웨이퍼의 면적 손실을 줄이는 공정 혁신이고, 유리기판은 대형 패키지의 물리적 문제를 보완하는 소재 혁신으로 두 기술이 시너지를 낼 것”이라고 전망했다.

다만 그는 “패널 크기가 커질수록 세정·노광·검사 공정의 정밀도 요구가 높아지고 미세 배선 균일도 유지에 어려움이 있다”며 “PLP의 원가 경쟁력은 대형 패널에서의 초기 수율 확보와 공정 시간 단축에 달려 있으며, 유리기판과의 안정적 결합 기술을 갖춘 기업이 시장에서 유리할 것”이라고 덧붙였다.